پایگاه علمی سعید سان دانلود رایگان مقالات علمی کنفرانس و ژورنال
آنالیز مقاله:بررسی طرح های BIST برای نهفته سازی الگوی آزمایش دردنباله تولید شده توسط انبار
A Low-Cost BIST Scheme for Test Vector mbedding in Accumulator-Generated Sequences
١: این مقاله:
در این مقاله به بررسی استفاده از مولدهای الگوی BIST برای تولید الگوهای آزمایش در ورودی های مدار تحت آزمایش میپردازیم .تاثیر مولد الگوی BIST با سربار سخت افزاری تحمیل شده به مدار ، طول الگوی آزمایش به کاررفته و تاثیر بررسی پارامترهای زمان بندی مدار از دیگر موارد بررسی شده است. تراشه های VLSI رایج معمولا شامل انباره هستند ،در نتیجه استفاده از انبارها برای تولید الگوهای آزمایش و بررسی پاسخ مدار تحت آزمایش هیچ تاثیری بر روی پارامتر های زمان بندی مدار ایجاد نمیکند و سربار کاهش مییابد. این مقاله یک روش جدید برای مساله نهفته سازی بردار آزمون در دنباله های تولید شده توسط انباره ای شامل جمع کننده های مکمل یک ارائه شده است
٢:مزایای طرح
با استفاده از BIST شبه تصادفی هم سربار سخت افزاری و هم تاثیرات بررسی پارامترهای زمان بندی مدار پایین نگه داشته میشود. با نهفته سازی الگوی آزمایش، تعداد الگوهای شبه تصادفی به کار رفته بدون تاثیر روی پارامترهای زمان بندی مدار یا سخت افزار ، کاهش می یابد. راه حل ارائه شده محل یک الگو را در دنباله تولید شده توسط انباره ای که مقدار ثابت B را انباشته میکند، محاسبه میکند و از مرتبه اجرایی O(1) و سربار سخت افزاری طرح های مبتنی بر انباره به علت عدم نیاز به ذخیره بسیار کم است.
٣: معایب طرح: در این مقاله اشاره ای به معایب طرح پیشنهادی نشده اما به نظر من چون از انباره علاوه بر کارهای محوله برای نهفته سازی بردار آزمون هم استقاده میشود، در زمانی که هم حجم کارهای محاسباتی سیستم زیاد باشد و هم حجم کارهای تست سیستم، احتمال اختلال در کار عادی سیستم وجود دارد; چون هر دوهمزمان از انباره استفاده میکنند.
۴: پارامترهای مورد استفاده در این طرح
:1 سربار سخت افزاری 2 طول الگوهای آزمایش بکار برده شده 3 تاثیری که روی پارامترهای زمانبندی میگذارد.
۵: توضیح مختصر:
باBIST شبه تصادفی، هم سربار سخت افزاری و هم تاثیر بررسی پارامترهای زمان بندی واحد تحت آزمایش کاهش می یابد. برای کاهش طول دنباله تصادفی، ایده ی نهفته سازی مجموعه آزمون ارائه شده است. با نهفته سازی مجموعه آزمون، یک مجموعه آزمون متراکم، داخل دنباله تولید شده توسط مولد الگوی شبه تصادفی نهفته میشود. با این روش تعداد الگوهای شبه تصادفی بکار رفته بدون تاثیر روی سخت افزار یا پارامترهای زمان بندی واحد تحت آزمایش کاهش می یابد. اساس تکنینک نهفته سازی مجموعه آزمون، الگوریتم نهفته سازی بردار آزمون آن میباشد. یک مجموعه نهفته سازی بردار آزمون با گرفتن یک مولد الگویn مرحله ای که به یک مقدار شروع s و یک بردار n بیتی V ( به نام بردار هدف) مقدار دهی اولیه شده است و محل بردار V (یعنیL ) را در دنباله تولید شده محاسبه میکند، بنابراین L تعداد سیکل هایی است که مولد برای تولیدV نیاز دارد.
انباره ها در تراشه های VLSIرایج وجود دارند ( در پیاده سازیDATA PATH یا پردازشگر سیگنال دیجیتال ). در نتیجه استفاده از آنها برای تولید الگوی آزمایش هیچ تاثیری بر پارامترهای زمان بندی واحد تحت آزمایش وارد نمیکند.
۶: شبیه سازی و نتایج:
در این مقاله شبیه سازی ارایه نشده اما با استفاده از مقایسه های انجام شده با سایر روش های موجود به نتیجه این نتیجه میرسیم که روش مطرح شده از نظر زمان اجرا بهینه ترین است.
۷:روش های مقایسه شده:
استفاده از اثبات ریاضی
٨:معیارهای ارزیابی:
پیچیدگی زمانی، سربار سخت افزاری